第一章：为什么 FPGA 开发者必须掌握 Cursor

1.1 人员流动与技术壁垒：AI不再是"加分项"，而是"生存项"

一家 FPGA 团队的健康度，往往靠顶尖那两三个人撑着。而顶尖的人，最容易走——能力强、市场报价高，公司内部涨薪追不上，猎头一个电话就跳槽涨 30%~50%。

大佬走了，剩下的大多是躺平党：技术菜、不学习、靠"只有我懂这块老代码"混日子。时间一长，团队隐形退化，活干不动。

于是公司必然做两件事：末位淘汰裁掉不成长的，高薪社招挖来能打仗的。 不是公司不行了，是结构性换血。A 公司的大佬跳 B 公司拿高薪，A 裁完人去招 C 公司的大佬——市场就是这么转的。

对个人来说，跳槽到新公司，第一关就是业务冷启动。你原来做雷达，现在做显示——虚拟像素怎么实现的？PWM 刷新机制什么逻辑？打开代码库，20 万行代码，零注释，信号名全是缩写，老员工还故意不给你讲——防御性编程，代码就是他的护城河。

以前这种情况，你啃三个月都不一定入得了门。

但 AI 时代，这一切结束了。没有 AI 看不懂的代码，也没有 AI 不理解的业务。任何信号是什么含义，选中问一下，秒出答案。任何模块做什么功能，选中问一下，秒出概览。老员工不写注释？AI 帮你补。老员工不给你讲状态机？AI 帮你拆。

防御性编程筑起来的壁垒，AI 用一个下午就能填平。跳槽到陌生业务，从"三个月入不了门"变成"三天理清核心模块"。

AI 不是加分项，是你换工作、活下来的底线。

1.2 时代潮流：螳臂当车，落后就要挨打

2015 年招聘 FPGA 工程师，JD 写的是"精通 Verilog、熟悉 Vivado"。2025 年，这条线正在变成"熟练使用 AI 辅助开发工具"。不是某个公司的偏好变了，是整个行业的水位在涨。

阻碍时代潮流的，无一例外都是螳臂当车。当年说"Verilog 不如原理图可靠"的人，后来要么转了行，要么老老实实学了 HDL。现在说"AI 写的代码不敢用"的人，三年后大概率在重复同一个剧本。

落后就要挨打，在 FPGA 这个行当里体现得尤其具体：

以前一个产品分两个人——你写 FPGA 逻辑，他写 ARM 嵌入式。你只负责自己的模块，出了问题还能互相推一推。现在公司不跟你玩这套了。一个人扛一个产品，FPGA 是你，ARM 也是你。出了问题？你找不到人甩锅。

不是因为公司狠，是因为 AI 工具把产能拉到一个人能干两个人活的程度。老板不傻，他看到隔壁团队一个人用 Cursor 扛了整个产品线，回头看你还在问"能不能再招个 ARM"，你觉得他会怎么选？

招聘门槛在变：从"精通某一项"变成"精通AI工具 + 覆盖全栈开发"。你跟得上，就是那个一个人扛产品的人。

1.3 效率重构：从"写代码"到"描述需求"

FPGA 开发流程正在被重塑。不是微调，是底层逻辑的翻转。

以前你的工作模式是：理解需求 → 翻文档查信号含义 → 手写模块 → 手搭 testbench → 仿真调试 → 上板。每个环节都在消耗你的时间，尤其是那些"正确但无聊"的部分——查信号定义翻半小时手册、模块例化对齐端口改几十行、testbench 写得比 RTL 还长。

现在这套流程被压缩成一句话：描述需求，AI 搞定剩下的。

信号含义不再需要翻文档了，选中波形或代码问一句，AI 告诉你这个信号从哪来、到哪去、什么功能。模块例化和接口连线不再一行行手敲了，说一句"给我一个 AXI-Stream 收发模块"，秒出完整代码，端口自动对齐。Testbench 搭建不再比你写 RTL 还久了，描述测试场景，AI 直接生成时钟、复位、激励框架。文档查阅不再大海捞针了，把 IP 手册扔进上下文，直接问。

你的角色从"生产者"变成了"导演"。你负责说"我要什么"，AI 负责"怎么做出来"。

效率不是省了 30% 的时间，是省了 80% 的琐事。省出来的精力，你拿去想架构、搞时序、做系统优化——那才是 FPGA 工程师真正值钱的地方。

AI 把重复劳动带走了，把创造性的部分留给你。你不是被替代了，你是被升级了。

第二章：Cursor 基础入门指南

2.1 选什么工具、用什么模型

编辑器是"眼"，大模型是"脑"：二者缺一不可。

编辑器（眼）	大模型（脑）
是什么：你桌面上打开的那个软件	是什么：运行在云端的 AI 推理服务
干什么：编辑器是眼睛，决定模型能"看见"什么——信号定义、端口列表、上下游调用链，视野够广才不瞎猜。	干什么：大模型是大脑，决定看见了之后能想出什么方案、生成什么代码。
有哪些：Cursor、Trae、VSCode	有哪些：Composer 2.5、Deepseek V4 Pro、Opus4.8

主流编辑器的特点：

Cursor	Trae	VSCode
美国-Cursor公司	中国-字节跳动	美国-微软公司
20$/月起，分开算低/高端模型额度	可免费用软件，只需自己提供模型。	可自行装插件，用自己的模型。
主要适配海外模型，GPT、Opus等	主要适配国内模型，deepseek等	可自行装插件，用自己的模型。
天花板最高，能力极强	入门最容易，中文友好	适合喜欢装插件的人，灵活DIY

主流大模型的特点：

Composer2.5	DeepSeek-V4-Pro	Claude Opus 4.8
基于KiMi2.5底座，实际能力并不弱	国产开源	世界顶级推理模型
只需20$/月，几乎不限量。	按量付费，输出0.8$/百万Tokens	输出 25$/百万Tokens
Cursor内置的低端模型，直接可用	在Trae里填写自己买的大模型API	贵，受美国科技封锁（需特殊方法）

2.2 Cursor 下载安装教程，3 分钟搞定

Cursor下载链接：https://cursor.com/referral?code=A42TONTCOA18

如果你暂时没有Claude Opus 4.8的特殊方法，那么你只需订阅20$/月的即可。只需20$/月即可在Cursor内几乎不限量的使用Composer2.5，而Composer2.5实际是基于KiMi2.5开发而来的，实际代码能力并不弱。

订阅计划

用任意邮箱+手机号即可注册，手机号国家区号是+86（中国大陆），订阅后记得取消自动续费（支付宝）。

用邮箱和手机号进行注册

在安装过程中，记得勾选“添加到windows资源管理器目录上下文菜单”，记得勾选“添加到PATH”。

安装过程

2.3 Cursor 的两种界面：Editor 与 Agent

Cursor 有两张「脸」：Editor 界面（传统 IDE 视图）和 Agent 界面（AI 对话主视图）。初次启动默认进 Agent 界面。想切回熟悉的 IDE 布局，点菜单 File → Open Editor Window 就行。

Agent界面

初次切换到Editor界面，会提示我们是否需要安装Plugin插件，我们Skip就行。这些是商业互换推广。

跳过安装Plugin插件

点菜单 File → Open Editor Window 进入Editor 界面。

Editor界面

Agent界面和Editor界面的区别：

Agent界面	Editor界面
极简聊天面板	经典IDE布局
AI为主，人为辅	人为主，AI为辅
适合从零开始起架子、适合跨文件重构	适合精调代码、适合已有项目里改细节

2.4 Editor界面布局

首先新建项目文件夹，然后鼠标右键“通过Cursor打开”。

打开项目工程

Editor界面，分左边、中间、右边，共三个区域。左边是工程路径，中间是代码编辑，右边是AI聊天对话框。

Editor界面分左中右三个区域

AI模式选择，主要分为Agent、Plan、Debug、Multitask、Ask 五种模式。通常是用Agent直接改代码，也常用Plan模式先确认设计方案。

Agent	Plan	Debug	Multitask	Ask
直接改代码	先写设计方案	专修 bug	同时干多件	仅聊天

大模型，主要有Composer2.5、Opus4.8等。

Composer2.5	Claude Opus 4.8、GPT、Codex等	通过API接口添加自己的大模型
只需20$/月就能几乎不限量使用	60$/月或者200$/月，额度很快用完	20$/月 + 自己购买的大模型API
常用，能力不弱，价格便宜	需特殊方法绕开科技封锁，贵	缺少特定优化，可能会丢失一些功能

第三章： FPGA 开发环境搭建

3.1 扩展插件

Editor 界面作为传统IDE编辑器，可以安装扩展插件。部分插件需要仔细阅读说明和用法来进行配置。

首先请先安装Chinese(Simplified)插件，这个插件简单无需配置即可使用。

安装扩展插件

推荐FPGA开发的插件：TerosHDL

TerosHDL是一款多语言 HDL 开发工具集，支持Verilog、SystemVerilog、VHDL，并且提供完整功能：

• 语法高亮与代码片段

• 智能跳转（Go to definition）与悬停提示

• 代码格式化与风格检查

• 自动文档生成

• 项目管理与依赖分析

• 模板生成器（模块、测试平台等）

• 状态机查看器与设计器

为什么我们要装TerosHDL ？它为大模型提供了 "可靠的眼睛"！

TerosHDL	Cursor	Composer2.5/GPT/Claude Opus
语言服务器	编辑器内核	AI大模型
提供语法事实	中介与上下文整合	提供智能推理

• TerosHDL层：纯语法分析，不涉及任何AI逻辑，只提供100%准确的代码结构信息。

• Cursor层：核心中间，负责从TerosHDL获取数据，整理成大模型能理解的格式。

• 大模型层：接收结构化的上下文信息，进行逻辑推理和代码生成。

如果没有TerosHDL，大模型在复杂工程项目中，很难获取到准确的上下文，找不到信号定义、语法出错。

TerosHDL的配置过程比较复杂，待有一定流量后再开始写教程。还请您点赞收藏加关注❤

TerosHDL配置好后，如果支持语法高亮，并且右键信号名“转到定义”也有反应，那么就基本上就OK了。

TerosHDL配置好后

另外提供一些其他的FPGA相关扩展插件配置教程：zhuanlan.zhihu.com/p/338497672

插件很多，大家看看可以，实际其实并不需要太多插件。

3.2 规则

相信不少小伙伴都踩过坑：和 AI 沟通时，对方总是用英文回复。

其实只需配置全局 Rules，就能规范 AI 输出。

这里建议设置两项规则：代码注释统一写英文，回答问题全部用中文。

Rules

3.3 技能

相信不少小伙伴都踩过坑：让AI写代码时，你希望AI用VHDL，结果AI用verilog给你写代码。

那是因为我们缺少Skills，我们需要提供写代码、写文档的Skills，这样子AI才会遵循特定的设计规范。

写代码的Skills推荐以下内容要点：

• 描述：这个Skills是干什么的，什么条件下使用该Skills

• 工作流程：收集需求→提供设计文档→使用参考代码→依据代码风格开发代码→最后复查代码

• 收集需求：用AskQuestion工具向用户提问，收集哪些需求

• 设计文档：文档用Markdown，状态机用Mermaid，流程图用sequenceDiagram等

• 参考代码：提供模块/实例/测试用例的示例代码

• 代码风格：信号命名要有统一的前缀、哪些关键字大写等

• 复查代码：等等

遵守以上内容要点，相信你很快就能在AI的辅助下写出一个很棒的Skills。

当然你也可以安装别人写好的现成的Skills，比如“张雪峰skill”把他的 “思维套路 + 说话风格” 做成了一套可调用的教育 / 职业规划决策系统。

3.4 MCP

相信不少小伙伴都踩过坑：让AI写代码时，AI 无法识别 PDF 芯片手册，脱离手册参考、代码往往存在偏差。

那是因为我们缺少MCP，我们需要提供一个能解析PDF的MCP，这样子AI就能识别PDF芯片手册内容了。

这里我们推荐添加mineru-pdf工具来解析PDF文件。

在Cursor中添加MCP的相关配置：

{
  "mcpServers": {
    "mineru-pdf": {
      "command": "uvx",
      "args": ["mineru-mcp"],
      "env": {
        "MINERU_API_KEY": "请前往官网获取API密钥"
      }
    }
  }
}

前往官网获取API密钥：https://mineru.net

另外需要本地安装uvx和mineru-mcp（在命令行输入命令执行安装）：

irm https://astral.sh/uv/install.ps1 | iex
uv --version
uvx --version
uvx mineru-mcp

结语

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最后一张图总结：

一张图总结