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fpga开发

关于增加走马观碑组别模型罚时建议

摘要：参赛学生对近期规则调整提出建议：1. 针对禁止压红块的改动，建议适当增加模型罚时，以平衡绕行策略的难度；2. 垫高目标板20mm的规则导致原有数据集大部分失效，需重新采集数据，恰逢期末与备赛期叠加，时间压力较大。卓老师回应称模型罚时标准将在6月6日会议最终确定。学生强调规则变动突然，希望组委会考量实际困难。（149字）

卓晴
2026-05-30 10:34:12

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#单片机 #嵌入式硬件 #fpga开发 +1
运动目标检测 FPGA 设计 Verilog Quartus

Verilog 实现的 FPGA 运动目标检测系统，包含摄像头采集、SDRAM 双帧缓存、灰度帧间差分、腐蚀膨胀、目标框叠加和 VGA 显示，适用于 Quartus 与 Cyclone IV 开发板验证。

0独钓江雪
2026-06-30 08:35:12

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#fpga开发 #目标检测 #人工智能
Zynq AC880-Pro开发板：FPGA+YOLO实时目标检测 + WiFi无线图传实战

本项目基于开发板，实现了一套完整的FPGA硬件加速YOLO实时目标检测 + WiFi无线图传方案。系统上电后自动开启WiFi热点，手机/电脑连接即可通过浏览器实时查看摄像头画面和AI检测结果，无需安装任何APP。主控芯片：Xilinx Zynq-7020（双核ARM Cortex-A9 + FPGA Artix-7）摄像头：MIPI接口摄像头，Bayer格式输出分辨率：852×480帧率：优化后可

 反物质888
2026-06-30 19:28:46

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#fpga开发 #目标检测
从FPGA到AI：单通道卷积起步，打通CNN算法→PyTorch训练→硬件推理全链路教程

本教程面向已掌握FPGA基础开发、熟悉AXI总线与DMA架构、希望入门FPGA AI加速的开发者。我们以已跑通的单通道3×3卷积 + 2×2最大池化工程为起点，不追求极致性能优化，先建立「CNN算法原理 ↔ PyTorch软件训练 ↔ FPGA硬件实现」的完整架构认知，逐步补全CNN标准组件，最终打通端到端全链路。教程全程遵循「最小增量迭代」原则：每一步只修改少量代码，完成后立刻与软件结果对齐验证

 喵喵苗
2026-07-01 06:43:20

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 6

#人工智能 #fpga开发 #cnn
LongRTL：让大模型读懂长 RTL 的三步优化法

单模块测试包含 add64、mult32、comput、traffic、alu、radix、asyn、accu、fpu_pre、fpu_post、mc_sel、mc_rf、buffer、eth 等设计，平均 217 行、763 个节点、1005 根 wire。功能等价率仍能保持，但 PPA 变差，延迟、面积、功耗比例分别来到 0.89、0.92、0.94，远弱于完整系统的 0.72、0.73、0.

紫霄芯语
2026-07-10 10:07:30

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#fpga开发
企业网盘怎么选？百度网盘企业版VS阿里云盘企业版全面测评

支持 AI PPT 生成、Excel 智能分析、Word 策划、AI 生图、多模态搜索、智能问答、图片自动分类，企业版免费使用依托通义千问大模型，支持文档摘要、文件语义检索、知识库问答，基础 AI 功能可正常使用。很多团队分不清两者的定位、AI 能力、对外分享、性价比差异，难以精准匹配自身企业的办公需求。欢迎评论区交流使用体验！综合来看，综合 AI 生产力、对外分享生态、大文件传输、性价比以及全场

 万象商业
2026-07-16 16:43:30

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 6

#fpga开发 #人工智能 #生活 +3
512GB 苹果Mac Studio能替代英伟达DGX Spark 吗？真正的差距不在内存大小

Mac Studio M3 Ultra明显占优。它拥有四倍内存容量和三倍理论内存带宽，特别适合单机加载超大模型、处理大型媒体工程和承担综合性专业工作。DGX Spark仍然有自己的护城河。CUDA、TensorRT-LLM、vLLM、NGC和NVIDIA服务器生态，使它更适合真正围绕NVIDIA平台进行模型开发、微调、验证和部署。Mac Studio是一座容量巨大、传送带很宽的全能仓库；DGX S

Saniffer
2026-07-21 10:55:44

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 5

#macos #spark #大数据 +4
Tessent mbist分组——同一个step中sram数量

 myx_mike
2025-09-16 20:05:46

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#基带工程 #fpga开发 #云计算 +2
Tessent mbist加一条TCK的bist_clk时钟通路方便debug

bist_clk实质是Memory clk中的一路clock，即bist_clk是选的memory clk中的一个，所以这个mux是插在memory clk上面的，可能会影响到memory的clock delay从而影响memory性能。插入的tessent_persistent_cell_tck_mux_*_inst，可以指定其插在port上，也可以说buf或者ckcell的output pin

myx_mike
2025-03-19 10:48:38

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 6

#fpga开发 #基带工程 #云计算 +2
[BD 41-237] Bus Interface property ID_WIDTH does not match between /axi_crossbar_4/S00_AXI(1) and /a

将AXICONNECT 的特性修改为下图特性。

知芯电子科技
2024-08-31 23:20:03

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 3

#fpga开发
DFT 常用工具Mentor Graphics Tessent的常用命令详解

`-direction `：指定IO方向，如`-direction input`（输入端口）、`-direction output`（输出端口）或`-direction inout`（双向端口）。- `-type `：对于固定故障模型，可进一步指定`-type stuck - at - 0`（固定为0故障）或`-type stuck - at - 1`（固定为1故障）等。这有助于Tessent确定

 Loving_enjoy
2024-09-22 15:43:48

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 4

#fpga开发
Petalinux驱动开发

注意位置的获取，上图左侧是原来的Makefile的文件（备份为了.tmp），右侧是修改后的Makefile文件。这两个新的自动化运行脚本，在板卡（7020）上通过串口助手可以创建脚本，用户可以自定义运行在的板卡上的脚本。，会花费很长的时间，我们能不能像app那样，直接在file文件夹内直接make的方式生成.ko文件呢？成功，必须要用原来的Makefile文件，也就是把Makefile.tmp重命

 通信小小昕
2025-08-04 19:13:49

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 22

#fpga开发 #linux
Vector Data Type

size(T)*N=2^power，也就是这个vector元素合计的total位宽为16bit,32bit,64bit,128bit,256bit,512bit;其中T表示是数据类型，可以是基本数据类型，也可以是用户自定义数据类型，比如说char ,int,或者struct类型。N表示元素的个数，表示vector这个数组中有多少个元素。2.对于data_width上面要data parallels

hahaha6016
2026-01-01 22:02:31

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 1

#fpga开发
staic & volatile & const & global variables

volatile修饰是禁止通过 Port Widening 大幅提升 HLS function性能。1.static是用于hold数据在function calls调用过程中，用于创建寄存器。memory access不要随便使用volatile修饰，不然会跑起来很慢！使用了volatile后，complier编译器不会对代码进行优化。memory_map_io和memory是有区别的。volat

hahaha6016
2026-01-02 08:54:43

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#java #开发语言 #fpga开发
docker 镜像备份

Docker 容器创建一个，核心是用命令，我会给你分步讲解操作方法，包括基础备份、添加标签、验证镜像，以及更规范的备份方式（推荐）。

ZPC8210
2026-02-25 13:55:27

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 5

#人工智能 #机器人 #算法 +1
zynq7020+axilite+DDS+platform driver+linux+UDP+PC显示波形

本文介绍了基于正点原子7020开发板的DDS信号发生器设计与实现。硬件部分使用AXI-Lite总线控制的DDS IP核，通过MATLAB生成正弦波查找表文件（sin256.mem和sin256.coe）。软件方面开发了Linux驱动程序和应用程序，支持DDS参数配置、数据缓存（输出到文件）和TCP流式传输功能。测试结果显示系统能生成1MHz正弦波，并通过千兆网口实现736Mbps的数据传输速率。文

 橙子-八毛
2026-03-06 13:07:19

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 2

#linux #fpga开发 #单片机
Linux camera驱动开发（ARM、FPGA、DDR共享总线）

【声明：版权所有，欢迎转载，请勿用于商业用途。联系信箱：feixiaoxing @163.com】抛开arm soc不谈，处理图像的方法基本就是fpga，或者是fpga+mcu，或者是zynq这种fpga、ddr、arm可以一起访问的芯片。但是三种方法里面，最简单的还是zynq这种芯片，其他三种方式，各有各的问题。

嵌入式-老费
2026-03-10 09:07:47

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 5

#驱动开发 #图像处理 #fpga开发
Linux 下“发现设备”的机制

发现机制谁发现设备创建什么对象驱动框架例子PCI/PCIe 枚举PCI corepci_devpci_driverFPGA PCIe 板卡、网卡、NVMeUSB 枚举USB coreusb_deviceusb_driverU盘、USB摄像头OF/DT corei2c_clientspi_deviceARM SoC 外设ACPIACPI coreplatform/I2C/SPI/UART 等设备对应

 零度随想
2026-06-14 12:12:32

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 9

#linux #fpga开发 #运维
100GBASE-LR4 如何连接dgx spark

必须使用特定的转换硬件。：使用端口，基于调制（4条50Gbps通道）。：是标准，基于调制（4条25Gbps通道）。虽然QSFP56和QSFP28的物理接口外观相同，可以互插，但电信号和编码方式完全不同，直接连接会导致。

ZPC8210
2026-06-24 09:13:59

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 6

#人工智能 #机器人 #fpga开发
使用 volatile 限定符来阻止编译器最优化

如果不用 volatile，编译器会认为 *status_reg 的值在循环中不会改变（因为没有显式修改它的语句），于是只读取一次，然后陷入无限循环或者直接优化掉整个循环。因为在编译器看来，每一次对 volatile 变量的读/写都可能产生硬件层面的副作用（如读取 FIFO 会弹出数据，写入触发寄存器会启动转换等）。高层次综合编译器会分析代码，如果某段代码的执行结果从不被使用，或者它对程序的输入/

hahaha6016
2026-06-27 09:29:35

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 5

#fpga开发 #数据结构 #算法 +1
Claude Code命令速查大全

Claude Code的命令体系虽然庞大，但只要掌握了核心的30%命令，就能覆盖80%以上的日常开发场景。优先级命令类别核心命令🔴 必学会话管理/init/compact/clearclaude -c🟠 重点Git操作/commit/review🟡 进阶模型切换/model/memory🟢 高阶MCP/Skills/mcp/skills我的推荐学习路径第一周：掌握claude -c恢复会话

 血影S狂风
2026-07-07 13:54:33

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 4

#fpga开发 #模块测试
自定义命令，告别手敲重复指令

简单说，就是把一段你经常用到的提示词、指令甚至脚本，打包成一个以开头的快捷命令。比如你创建一个/test请为当前打开的 Java 类生成 JUnit 5 单元测试，覆盖主要分支，使用 Mockito mock 依赖。测试类放到 `src/test/java` 下，类名加上 `Test` 后缀。之后，你只要在 Claude Code 里敲/test，它就会自动按这个套路生成测试。不用每次再啰嗦一遍。

不对劲啊1
2026-07-02 21:16:57

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 6

#fpga开发
GT收发器的txpostcursor_in最佳数值如何确定

项目说明控制信号（5-bit）功能设置 TX FIR 的 post-cursor tap，用于补偿拖尾 ISI推荐确定方式✅ Eye scan / ✅ SI 仿真 / 📐经验起步典型值范围0（无预加重）~ 20（中等）~ 31（最大）联合调参建议与联合优化是否可动态修改✅ 可在运行时通过控制寄存器设置。

零度随想
2025-06-14 20:29:24

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 13

#fpga开发
【chatgpt】FPGA 发展历史：从可编程逻辑到 AI 计算加速

是一种可重配置的计算芯片，能够在硬件层面实现不同的逻辑电路。自 1980 年代诞生以来，FPGA 技术经历了。

只是有点小怂
2025-03-03 23:03:47

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 22

#fpga开发 #人工智能
当Codex接管Vivado

本文作者尝试让AI（Codex）完全接管FPGA开发流程，在3个多小时内自动完成了从硬件识别到生成完整教程的全过程。AI成功创建了6个经过硬件验证的Vivado工程，包括GPIO、UART等基础功能，并输出排版规范的Word教程。文章重点展示了AI自主解决问题（如UART调试）的能力，实现了"代码设计-硬件验证-迭代"的完整闭环。作者认为这标志着嵌入式开发模式的变革，虽然当前AI生成的Verilo

南泉青年
2026-06-16 10:23:39

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 8

#fpga开发